据业内消息，近日三星的技术研究员在其主办的 SEDEX 2022会议上发布BSPDN技术，并表示三星将计划使用BSPDN技术来开发2nm制程工艺的芯片，其性能会得到较大的提升。  

BSPDN是Backside Power Delivery Network的缩写，是一种称为背面供电网络，此技术方案和工艺微缩以及3D封装均不同，BSPDN旨在晶圆的背面做文章，本质上可以看做是三星、英特尔以及台积电使用的Chiplet设计方案的另一种进化。  

三星认为，在目前全球的晶圆代工市场，先进制程的技术正在从高 k 金属栅极平面 FET 发展到 FinFET 再到 MBCFET 和现在的 BSPDN。现阶段主流的 FinFET也就是3D晶体管是 10nm制程工艺发展历史阶段中必不可少的技术，采用的是三面包覆式的栅极设计，可以在其3个侧面围起电流通道，以此减少漏电流。  

后面陆续通过材料设备以及技术的进化，传统 CMOS技术的扩展导致单片CMOS单芯片SOC会持续到下一个10年，CMO缩放越来越多地得到DTCO 的优化以提高系统的功率、性能、面积以及成本。  

但是随着工艺的不断发展，同时成本以及技术复杂性的增加，上面所提及的技术方式在5nm以下的制程工艺无法在SOC提供足够的效益，基本宣判了FinFET技术的过时。对于受到所谓内存墙挑战的数据密集型高性能应用程序尤其如此，即无法足够快地访问数据，因此三星推出了四面环绕式的全栅极或 GAA 技术。  

三年前BSPDN 作为一个概念在IMEC上第一次被提及，去年的时候在一篇关于2nm工艺制程的论文提及了BSPDN 这个概念，并在IEDM上发表。IMEC的研究人员在深入研究探讨了迄今为止各种有前途的方法后，于去年在IEEE国际电子器件会议上发表的两篇论文中介绍了3D-SoC设计和特定电路中背面互连的优势。  

在《Design and optimization of SRAM macro and logic using backside interconnects at 2nm node》这篇文章中表示，将供电网络等功能移至芯片背面可以一定程度上解决仅使用正面造成的布线堵塞问题，相比于FSPDN，BSPDN的性能会提高 44%，同时效率也会提高 30%。

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